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輕設(shè)計(jì)（Design-Lite）是芯原通過(guò)觀察全球半導(dǎo)體產(chǎn)業(yè)第三次轉(zhuǎn)移以及集成 電路產(chǎn)業(yè)技術(shù)升級(jí)的歷程，總結(jié)出來(lái)的芯片設(shè)計(jì)公司的新運(yùn)營(yíng)趨勢(shì)。與目前相對(duì) “重設(shè)計(jì)”的 Fabless 模式不同，在輕設(shè)計(jì)模式下，芯片設(shè)計(jì)公司將專注于芯片 定義、芯片架構(gòu)、軟件/算法，以及市場(chǎng)營(yíng)銷等，將芯片前端和后端設(shè)計(jì)，量產(chǎn) 管理等全部或部分外包給設(shè)計(jì)服務(wù)公司，以及更多地采用半導(dǎo)體 IP，減少運(yùn)營(yíng) 支出，實(shí)現(xiàn)輕量化運(yùn)營(yíng)。隨著摩爾定律的不斷演進(jìn)，集成電路器件的工藝節(jié)點(diǎn)朝著先進(jìn) 10nm、7nm 等方向不斷縮小，器件微觀結(jié)構(gòu)對(duì)芯片速度、可靠性、功耗等性能影響越來(lái)越大。 實(shí)踐證明，當(dāng)晶體管的線寬逐步縮小到 28nm 以下時(shí)，由于短溝道效應(yīng)和泄漏電 流的影響，傳統(tǒng)的平面場(chǎng)效應(yīng)管的尺寸已經(jīng)很難繼續(xù)縮小。 近年來(lái)，為繼續(xù)延續(xù)摩爾定律的演進(jìn)，兩種集成電路新工藝節(jié)點(diǎn)技術(shù)的誕生 打破了技術(shù)瓶頸，分別是 FinFET 和 FD-SOI。FinFET 和 FD-SOI 兩種技術(shù)都是 晶體管進(jìn)一步縮小所需要發(fā)展的核心手段。兩者相比較而言，F(xiàn)inFET 相對(duì)具有 更高的集成度和較快的速度，適合高性能以及大規(guī)模計(jì)算的產(chǎn)品；FD-SOI 相對(duì) 具有更好的模擬和射頻性能，更低的軟錯(cuò)誤率，更優(yōu)的能耗比，適合高性能射頻 芯片、物聯(lián)網(wǎng)以及可穿戴設(shè)備等對(duì)功耗要求較高的產(chǎn)品。 集成電路器件的結(jié)構(gòu)隨著技術(shù)節(jié)點(diǎn)的推進(jìn)不斷迭代改變，未來(lái)或可能出現(xiàn)新 的工藝節(jié)點(diǎn)技術(shù)使得器件的線寬向 3nm 及以下的方向繼續(xù)縮小。近期，臺(tái)積電宣布自 2020 年開始量產(chǎn)采用 5nm 工藝節(jié)點(diǎn)的 FinFET 集成電路產(chǎn)品；三星電子 宣布計(jì)劃于 2021 年量產(chǎn)采用 3nm 工藝節(jié)點(diǎn)的 GAA（環(huán)繞式閘極晶體管）集成 電路產(chǎn)品。