5月14日，國(guó)家科技體制改革和創(chuàng)新體系建設(shè)領(lǐng)導(dǎo)小組第十八次會(huì)議專題討論了面向后摩爾時(shí)代的集成電路潛在顛覆性技術(shù)[1]，引發(fā)了投資者對(duì)半導(dǎo)體行業(yè)潛在顛覆性技術(shù)的關(guān)注。

　　摘要

　　我們認(rèn)為目前全球尤其是我國(guó)半導(dǎo)體產(chǎn)業(yè)正處于關(guān)鍵發(fā)展節(jié)點(diǎn)：1)摩爾定律接近物理極限，通過(guò)制程升級(jí)提高芯片性能越來(lái)越難；2)先進(jìn)封裝、化合物半導(dǎo)體等眾多新技術(shù)近年來(lái)相繼出現(xiàn)并快速發(fā)展；3)芯片缺貨等因素使得全球各國(guó)意識(shí)到半導(dǎo)體產(chǎn)業(yè)供應(yīng)鏈安全的重要性，相繼出臺(tái)政策支持本國(guó)半導(dǎo)體產(chǎn)業(yè)發(fā)展。

　　新型技術(shù)有望驅(qū)動(dòng)后摩爾時(shí)代芯片性能進(jìn)一步提升，我們梳理了集成電路潛在顛覆性技術(shù)。1)計(jì)算原理方面，量子計(jì)算、光子計(jì)算、類腦計(jì)算等技術(shù)使用量子作用法則、光子作用法則、類人腦信息處理法則替代經(jīng)典電子計(jì)算與或非門(mén)表征計(jì)算，理論上可在部分類型算法上實(shí)現(xiàn)計(jì)算效率的大幅提升。2)材料、器件方面，第二/三/四代半導(dǎo)體(GaAs、GaN、SiC、Ga2O3等)具有寬禁帶、高導(dǎo)熱率、高抗輻射等優(yōu)勢(shì)，在高速、高頻、大功率等應(yīng)用場(chǎng)景相較第一代半導(dǎo)體(Si)具有顯著優(yōu)勢(shì)，隨著5G、新能源技術(shù)的發(fā)展，化合物半導(dǎo)體的應(yīng)用正逐步提升。碳基器件(石墨烯、碳納米管等)具有高電子遷移速率優(yōu)勢(shì)，理論上能夠以比硅基器件高近200倍的速率工作。柔性器件(碳納米管、ZnO等)理論上可以較好適配柔性電子領(lǐng)域應(yīng)用。新型存儲(chǔ)器(相變存儲(chǔ)器、鐵電存儲(chǔ)器、磁性存儲(chǔ)器、阻變存儲(chǔ)器等)相較DRAM、NAND Flash、NOR Flash等傳統(tǒng)存儲(chǔ)器具有高可靠性、高讀寫(xiě)速度、低功耗等優(yōu)勢(shì)，正逐步向市場(chǎng)推廣。3)計(jì)算架構(gòu)方面，RISC-V具有完全開(kāi)源、架構(gòu)簡(jiǎn)單、模塊化設(shè)計(jì)等優(yōu)勢(shì)，目前正在物聯(lián)網(wǎng)等領(lǐng)域積極推廣，未來(lái)有望成為和x86、ARM比肩的重要架構(gòu)之一。異構(gòu)計(jì)算(CPU+GPU、CPU+FPGA、CPU+ASIC等)能夠充分發(fā)揮不同計(jì)算平臺(tái)的優(yōu)勢(shì)以提升計(jì)算效率(例如讓CPU從事管理和調(diào)度，而將計(jì)算交給運(yùn)算能力更強(qiáng)的GPU)，隨著AI技術(shù)的發(fā)展(尤其是CUDA等技術(shù)的出現(xiàn))，異構(gòu)架構(gòu)目前已經(jīng)得到了較為廣泛的應(yīng)用。存算一體(阻變存儲(chǔ)器等)將目前計(jì)算機(jī)存儲(chǔ)和運(yùn)算兩大基本功能單元合二為一，理論上能夠和AI算法(神經(jīng)網(wǎng)絡(luò))形成較好耦合。4)芯片集成方面，Chiplet(芯粒技術(shù))、SiP(系統(tǒng)級(jí)封裝)、3D堆疊等先進(jìn)封裝技術(shù)能是封裝產(chǎn)業(yè)未來(lái)重要發(fā)展趨勢(shì)。此外，我們認(rèn)為在半導(dǎo)體設(shè)備、材料、工藝，軟件層面的算法、應(yīng)用也存在出現(xiàn)顛覆性技術(shù)的可能性。

　　風(fēng)險(xiǎn)

　　半導(dǎo)體潛在顛覆性技術(shù)進(jìn)展不及預(yù)期。

　　正文

　　部分潛在顛覆性技術(shù)簡(jiǎn)介

　　量子計(jì)算

　　量子計(jì)算機(jī)是基于量子力學(xué)原理構(gòu)建的計(jì)算機(jī)。量子態(tài)疊加原理使得量子計(jì)算機(jī)每個(gè)量子比特(qubit)能夠同時(shí)表示二進(jìn)制中的0和1，從而相較經(jīng)典計(jì)算機(jī)算力發(fā)生爆發(fā)式增長(zhǎng)，形成“量子優(yōu)越性”。在解決實(shí)際問(wèn)題的過(guò)程中，CPU采用“串行”計(jì)算，即將一個(gè)問(wèn)題的若干部分按照順序依次進(jìn)行運(yùn)算；GPU采用“并行”計(jì)算，即將一個(gè)問(wèn)題拆成若干個(gè)小問(wèn)題后，同時(shí)對(duì)每個(gè)小問(wèn)題的一部分進(jìn)行運(yùn)算；QPU則利用量子疊加性快速遍歷問(wèn)題的各種可能性并找到正確答案。形象地說(shuō)，CPU算力隨比特?cái)?shù)n的增長(zhǎng)呈線性n增長(zhǎng)，GPU算力隨比特?cái)?shù)n的增長(zhǎng)呈平方次n×n增長(zhǎng)，QPU算力隨比特?cái)?shù)n的增長(zhǎng)呈冪指數(shù)2n增長(zhǎng)。

　　圖表：CPU、GPU、QPU概念及原理對(duì)比

　　資料來(lái)源：CSDN，中金公司研究部

　　為具體說(shuō)明量子計(jì)算機(jī)的高效性，我們假設(shè)存在一個(gè)同時(shí)適用CPU、GPU、QPU解決的問(wèn)題。理想狀態(tài)下，如果基于CPU開(kāi)發(fā)的經(jīng)典算法時(shí)間復(fù)雜度為O(N2)，那么經(jīng)過(guò)GPU并行計(jì)算優(yōu)化后運(yùn)行時(shí)間就會(huì)降為O(N)，而基于QPU開(kāi)發(fā)的全新量子算法時(shí)間復(fù)雜度僅為O(1)。實(shí)際運(yùn)行中，CPU向GPU傳輸數(shù)據(jù)等操作需要消耗一定時(shí)間，QPU為獲得運(yùn)行結(jié)果的概率分布所做的多次觀測(cè)也需要消耗一定時(shí)間。問(wèn)題規(guī)模較小時(shí)CPU實(shí)際運(yùn)行時(shí)間有可能較小，但是隨著問(wèn)題規(guī)模的增大，最終運(yùn)行時(shí)間將呈CPU>GPU>QPU排列。

　　圖表：CPU、GPU、QPU計(jì)算效率對(duì)比——針對(duì)CPU算法時(shí)間復(fù)雜度為O(N2)的問(wèn)題

　　資料來(lái)源：CSDN，中金公司研究部

　　注：本圖僅作概念性說(shuō)明“量子優(yōu)越性”

　　科學(xué)家預(yù)測(cè)，經(jīng)典計(jì)算機(jī)未來(lái)仍將承擔(dān)收發(fā)郵件、視頻音樂(lè)、網(wǎng)絡(luò)游戲等功能，而量子計(jì)算機(jī)則將用于解決大型分子模擬、尋找大數(shù)質(zhì)因數(shù)等經(jīng)典計(jì)算機(jī)無(wú)法模擬的領(lǐng)域，并在AI計(jì)算領(lǐng)域?qū)鹘y(tǒng)算力進(jìn)行提升。

　　先進(jìn)封裝

　　先進(jìn)封裝：FIWLP&FOWLP，PLP

　　首先我們先要提及Wafer-level packaging (WLP，晶圓級(jí)封裝)的概念。在傳統(tǒng)封裝概念中，晶圓是先被切割成小的晶粒，之后再進(jìn)行連接和塑封。而晶圓級(jí)封裝工序恰好相反，晶圓級(jí)封裝將晶粒在被切割前封裝完成，保護(hù)層將會(huì)被附著在晶圓的正面或是背面，電路連接在切割前已經(jīng)完成。

　　圖表：晶圓級(jí)封裝示意圖

　　資料來(lái)源：Semi Engineering，中金公司研究部

　　圖表：晶圓級(jí)封裝流程圖

　　資料來(lái)源：Aptos Technology，中金公司研究部

　　FIWLP:全稱Fan-in Wafer-level packaging， 又稱WLCSP(Wafer-level Chip Scale Package)，扇入式晶圓級(jí)封裝，也就是傳統(tǒng)的晶圓級(jí)封裝，切割晶粒在最后進(jìn)行，適用于低引腳數(shù)的集成電路。隨著集成電路信號(hào)輸出的引腳數(shù)目的增加，焊錫球的尺寸也就變得越來(lái)越嚴(yán)格，PCB對(duì)集成電路封裝后尺寸以及信號(hào)輸出接腳位置的調(diào)整需求得不到滿足，因此衍生出了扇出型晶圓級(jí)封裝。扇入晶圓級(jí)封裝的特征是封裝尺寸與晶粒同大小。

　　FOWLP: 全稱Fan-out Wafer-level packaging，扇出式晶圓級(jí)封裝，開(kāi)始就將晶粒切割，再重布在一塊新的人工模塑晶圓上。它的優(yōu)勢(shì)在于減小了封裝的厚度，增大了扇出(更多的I/O接口)，獲得了更優(yōu)異的電學(xué)性質(zhì)及更好的耐熱表現(xiàn)。

　　圖表：扇出式封裝發(fā)展歷史

　　資料來(lái)源：Yole，中金公司研究部

　　FIWLP與FOWLP用途不同，均為今后的主流封裝手段。FIWLP在模擬和混合信號(hào)芯片中用途最廣，其次是無(wú)線互聯(lián)，CMOS圖像傳感器也采用FIWLP技術(shù)封裝。FOWLP將主要用于移動(dòng)設(shè)備的處理器芯片中。

　　根據(jù)Yole的預(yù)測(cè)，2018年以前FOWLP的主要驅(qū)動(dòng)為蘋(píng)果智能手機(jī)的處理器芯片，2018年以后的FOWLP的主要驅(qū)動(dòng)除了其他安卓手機(jī)處理器的增長(zhǎng)，主要是高密度FOWLP在其他處理芯片的應(yīng)用，如AI、機(jī)器學(xué)習(xí)、物聯(lián)網(wǎng)等領(lǐng)域。

　　PLP:全稱Panel-level packaging，平板級(jí)封裝，封裝方法與FOWLP類似，只不過(guò)將晶粒重組于更大的矩形面板上，而不是圓形的晶圓。更大的面積意味著節(jié)約更多的成本，更高的封裝效率。而且切割的晶粒為方形，晶圓封裝會(huì)導(dǎo)致邊角面積的浪費(fèi)，矩形面板恰恰解決了浪費(fèi)問(wèn)題。但也對(duì)光刻及對(duì)準(zhǔn)提出了更高的要求。

　　圖表：PLP與WLP的尺寸對(duì)比

　　資料來(lái)源：Semi Engineering，中金公司研究部

　　圖表：矩形面板有效解決了面積浪費(fèi)

　　資料來(lái)源：IEEE，中金公司研究部

　　圖表：更大基板(600mm x 600mm)帶來(lái)的效率提升

　　資料來(lái)源：IEEE，中金公司研究部

　　2.5D封裝：RDL & 中介層

　　RDL(Redistribution layer，再分布層)：在晶圓水平上，觸點(diǎn)再分布可以很高效的進(jìn)行。再分布層用于使連線路徑重新規(guī)劃，落到我們希望的區(qū)域，也可以獲得更高的觸點(diǎn)密度。再分布的過(guò)程，實(shí)際上是在原本的晶圓上又加了一層或幾層。首先淀積的是一層電介質(zhì)用于隔離，接著我們會(huì)使原本的觸點(diǎn)裸露，再淀積新的金屬層來(lái)實(shí)現(xiàn)重新布局布線。UBM在這里會(huì)被用到，作用是支撐焊錫球或者其他材料的接觸球。

　　中介層(Interposer)：指的是焊錫球和晶粒之間導(dǎo)電層。它的作用是擴(kuò)大連接面，使一個(gè)連接改線到我們想要的地方。與再分布層作用類似。

　　圖表：再分布層(RDL)示意

　　資料來(lái)源：Semi Engineering，中金公司研究部

　　注：此數(shù)據(jù)于2017年預(yù)測(cè)

　　圖表：中間層(Interposer)示意

　　資料來(lái)源：Semi Engineering，中金公司研究部

　　圖表：中間層(Interposer)技術(shù)發(fā)展路徑

　　資料來(lái)源：Yole，中金公司研究部

　　3D封裝：TSV，PoP和MEMS

　　TSV(Through-silicon via，硅通孔)：Bump和RDL會(huì)占用芯片接合到基板上的平面面積，TSV可以將芯片堆疊起來(lái)使三維空間被利用起來(lái)。更重要的是，堆疊技術(shù)改善了多芯片連接時(shí)的電學(xué)性質(zhì)。引線鍵合可以被用于堆疊技術(shù)，但TSV吸引力更大。TSV實(shí)現(xiàn)了貫穿整個(gè)芯片厚度的電氣連接，更開(kāi)辟了芯片上下表面之間的最短通路。芯片之間連接的長(zhǎng)度變短也意味著更低的功耗和更大的帶寬。TSV技術(shù)最早在CMOS圖像傳感器中被應(yīng)用，未來(lái)在FPGA、存儲(chǔ)器、傳感器等領(lǐng)域都將被應(yīng)用。根據(jù)Yole預(yù)測(cè)，2016~2021年，應(yīng)用TSV技術(shù)的晶圓數(shù)量將以10%的年復(fù)合增長(zhǎng)率增長(zhǎng)。3D存儲(chǔ)芯片封裝也會(huì)在將來(lái)大量的用到TSV。

　　圖表：3D IC和TSV技術(shù)演進(jìn)路徑

　　資料來(lái)源：Yole，中金公司研究部

　　圖表：TSV技術(shù)示意圖

　　資料來(lái)源：Semi Engineering，中金公司研究部

　　圖表：TSV技術(shù)發(fā)展路徑

　　資料來(lái)源：Yole，中金公司研究部

　　圖表：TSV市場(chǎng)規(guī)模

　　資料來(lái)源：Yole，中金公司研究部

　　PoP(Package on Package，堆疊封裝)：PoP是一種將分離的邏輯和存儲(chǔ)BGA(Ball grid array，球狀引腳柵格陣列)包在垂直方向上結(jié)合起來(lái)的封裝技術(shù)。在這種結(jié)構(gòu)中，兩層以上的封裝單元自下而上堆疊在一起，中間留有介質(zhì)層來(lái)傳輸信號(hào)。PoP技術(shù)增大了器件的集成密度，底層的封裝單元直接與PCB板接觸。傳統(tǒng)的PoP是基于基板的堆疊，隨著存儲(chǔ)器對(duì)高帶寬的需求，球間間隔要求更小，未來(lái)將會(huì)與FOWLP技術(shù)相結(jié)合，做基于芯片的堆疊。

　　圖表：PoP技術(shù)演進(jìn)趨勢(shì)

　　資料來(lái)源：ASMPT，中金公司研究部

　　MEMS封裝：微機(jī)電系統(tǒng)在近些年應(yīng)用越來(lái)越廣泛，隨著傳感器、物聯(lián)網(wǎng)應(yīng)用的大規(guī)模落地，MEMS封裝也備受關(guān)注。MEMS的封裝不同與集成電路封裝，分為芯片級(jí)、模組級(jí)、卡級(jí)、板級(jí)、門(mén)級(jí)等多元垂直分級(jí)封裝，設(shè)計(jì)時(shí)也需考慮不同模組間的相互影響。Yole測(cè)算2016年MEMS封裝市場(chǎng)規(guī)模在27億美元左右，Yole預(yù)計(jì)2016~2022年間市場(chǎng)規(guī)模將會(huì)維持16.7%的年復(fù)合增長(zhǎng)率高速增長(zhǎng)，其中RF MEMS封裝市場(chǎng)是主要驅(qū)動(dòng)，2016~2022年間，年復(fù)合增長(zhǎng)率高達(dá)35.1%。

　　圖表：MEMS封裝技術(shù)示意圖

　　資料來(lái)源：Yole，中金公司研究部

　　在整個(gè)MEMS生態(tài)系統(tǒng)中，MEMS封裝發(fā)展迅速，晶圓級(jí)和3D集成越來(lái)越重要。主要的趨勢(shì)是為低溫晶圓鍵合等單芯片集成開(kāi)發(fā)出與CMOS兼容的MEMS制造工藝。另一個(gè)新趨勢(shì)是裸片疊層應(yīng)用于低成本無(wú)鉛半導(dǎo)體封裝，這種技術(shù)可為量產(chǎn)帶來(lái)更低的成本和更小的引腳封裝。但是，MEMS器件的CMOS和3D集成給建模、測(cè)試和可靠性帶來(lái)挑戰(zhàn)。

　　圖表：MEMS 封裝的特殊性

　　資料來(lái)源：中金公司研究部

　　圖表：MEMS封裝市場(chǎng)規(guī)模預(yù)測(cè)

　　資料來(lái)源：Yole，中金公司研究部

　　化合物半導(dǎo)體

　　圖表：化合物半導(dǎo)體應(yīng)用和材料之間的關(guān)系

　　資料來(lái)源：中金公司研究部

　　GaN在微波、電力電子以及光電領(lǐng)域的應(yīng)用

　　1)WaveTek認(rèn)為，對(duì)于5G解決方案，需要功率放大器兼具高線性度和高效率的特性。由于傳統(tǒng)的LDMOS器件在高頻段、高帶寬的應(yīng)用效率不及第三代化合物半導(dǎo)體的GaN器件，隨著未來(lái)工作頻率進(jìn)一步提高，GaN器件(<50V)的優(yōu)勢(shì)會(huì)進(jìn)一步顯現(xiàn)。目前GaAs和GaN能夠滿足完整的5G實(shí)施方案所需的高頻性能。根據(jù)Yole測(cè)算，整體射頻用GaN器件市場(chǎng)空間從2017年的3.8億美元增長(zhǎng)到2023年的13億美元，CAGR 22.9%。其中最主要應(yīng)用為電信部分，包括智能手機(jī)射頻前端模組、基站等，第二大應(yīng)用為軍工，包括雷達(dá)、夜視儀等。

　　圖表：2017-2023用于射頻GaN器件市場(chǎng)容量CAGR將達(dá)到22.9%

　　資料來(lái)源：Yole，中金公司研究部

　　由于缺乏低成本的GaN襯底，目前主流的外延生長(zhǎng)方式為GaN-on-SiC和GaN-on-Si.Qorvo目前的GaN器件都采用GaN-on-SiC的工藝，Qorvo認(rèn)為SiC襯底外延出的GaN器件具有更高的可靠性以及更低的整體成本。

　　圖表：高頻性能的需求促使GaN器件在射頻中滲透率增長(zhǎng)，而對(duì)于物聯(lián)網(wǎng)等追求低功耗、低成本的應(yīng)用，則可使用CMOS工藝器件替代

　　資料來(lái)源：WaveTek，中金公司研究部

　　2)電力電子領(lǐng)域是GaN另一大應(yīng)用市場(chǎng)，高壓(650V)/低壓(<200V)GaN功率器件能為AC-DC、DC-DC隔離電源、負(fù)載點(diǎn)電源功能帶來(lái)附加值，因此在數(shù)據(jù)中心、通信、交流快速充電等領(lǐng)域發(fā)揮越來(lái)越重要的作用。根據(jù)Yole預(yù)測(cè)，GaN功率器件市場(chǎng)規(guī)模將從2017年的2,300萬(wàn)美元擴(kuò)展到2022年的4.6億美元，其中供電電源為最大應(yīng)用，2022年占比達(dá)到52.3%。

　　圖表：相較于射頻市場(chǎng)，雖然電源市場(chǎng)的規(guī)模較小，但增速更快，2017-2022 CAGR達(dá)到82.4%

　　資料來(lái)源：Yole，中金公司研究部

　　注：此數(shù)據(jù)于2017年預(yù)測(cè)

　　3)Sony認(rèn)為，由于GaN材料能夠拓展光譜至藍(lán)綠光范圍(369-525nm)，因此能夠進(jìn)入某些新興的應(yīng)用領(lǐng)域并取得更好的效果。例如，在405nm波長(zhǎng)下，GaN VCSEL能夠取代GaAs VCSEL應(yīng)用在2D/3D打印機(jī)中，由于藍(lán)光的波長(zhǎng)短于紅光，因此可以實(shí)現(xiàn)更精細(xì)的分辨率；又例如在488nm波長(zhǎng)下，GaN VCSEL能夠使用在生物傳感器中，可以擴(kuò)大塑料光纖中光通信的效率，在紅色和紅外線中低成本的波導(dǎo)具有很高的光損失，但在綠色光線中不會(huì)發(fā)生。我們預(yù)計(jì)僅就智能手機(jī)用VCSEL市場(chǎng)規(guī)模2017年就已達(dá)到1億美元左右，相信未來(lái)隨著GaN器件的發(fā)展將有效增加VCSEL在各個(gè)應(yīng)用領(lǐng)域的滲透率。

　　圖表：由于GaN基VCSEL能夠拓展光譜至藍(lán)綠光，因此能擴(kuò)展更多應(yīng)用領(lǐng)域

　　資料來(lái)源：Sony，中金公司研究部

　　SiC:寬帶隙功率器件首選材料

　　SiC在高溫、高頻、高壓、熱導(dǎo)率、衰減電場(chǎng)特性方面都表現(xiàn)良好，可以支持600伏以上甚至到2,000伏的電壓，非常適用于寬帶隙功率器件，因此可大量使用在電網(wǎng)、太陽(yáng)能/風(fēng)電逆變器、高鐵等應(yīng)用上。但由于成本太高以及良率問(wèn)題，我們認(rèn)為SiC大規(guī)模商用化的時(shí)間點(diǎn)會(huì)比GaN晚。

　　圖表：SiC器件市場(chǎng)2017-2022 CAGR為32.7%，但值得注意的是，2020后市場(chǎng)規(guī)模增速變快

　　資料來(lái)源：Yole，中金公司研究部

　　注：此數(shù)據(jù)于2017年預(yù)測(cè)