從上世紀(jì)50年代第一顆晶體管被發(fā)明，半導(dǎo)體至今已經(jīng)走過了70個春秋。回顧這70年的發(fā)展歷程，人類社會對于更高生活品質(zhì)的不斷追求正是科技進(jìn)步最根本的內(nèi)源動力。這強大的驅(qū)動力使半導(dǎo)體技術(shù)從傳統(tǒng)的晶體管技術(shù)，進(jìn)化到現(xiàn)在小如針尖卻擁有幾十萬倍算力提升的超大規(guī)模集成電路。

　　芯片裸片（die）被生產(chǎn)出來之后，需要封入一個密閉空間內(nèi)同時引出相應(yīng)的引腳，完成之后才能作為一個基本的元器件使用，這道工序即封裝。封裝技術(shù)雖不像設(shè)計和制造環(huán)境發(fā)展迅猛，但也按照“一代芯片一代封裝”的發(fā)展軌跡不斷前進(jìn)。

　　回顧封裝產(chǎn)業(yè)發(fā)展歷程，我們以 2000年為節(jié)點，將封裝產(chǎn)業(yè)分為傳統(tǒng)封裝階段和先進(jìn)封裝階段。傳統(tǒng)封裝可細(xì)分為三個階段：

　　階段一（1980年以前），通孔插裝（Through Hole，TH）時代。其特點是插孔安裝到PCB上，引腳數(shù)小于64，以金屬圓形封裝（TO）和雙列直插封裝（DIP）為代表；

　　階段二（1980年～1990年），表面貼裝（Surface Mount，SMT）時代。其特點是引線代替針腳，引線為翼形或丁形，兩邊或四邊引出，以小外形封裝（SOP）和四邊引腳扁平封裝（QFP）為代表；

　　階段三（1990年～2000年），面積陣列封裝時代。在單一芯片工藝上，以焊球陣列封裝（BGA）和芯片尺寸封裝（CSP）為代表，采用“焊球”代替“引腳”。實現(xiàn)將多芯片在高密度多層互聯(lián)基板上用表面貼裝技術(shù)組裝成多樣電子組件、子系統(tǒng)。

　　進(jìn)入到2000年左右，基于系統(tǒng)產(chǎn)品不斷多功能化的需求，同時也由于CSP封裝、積層式多層基板技術(shù)的引進(jìn)，集成電路封測產(chǎn)業(yè)邁入三維疊層封裝（3D）即先進(jìn)封裝時代。具體特征表現(xiàn)為：

　　（1）封裝元件概念演變?yōu)榉庋b系統(tǒng)

　　（2）單芯片向多芯片發(fā)展

　　（3）平面封裝（MCM）向立體封裝（3D）發(fā)展

　　（4）倒裝連接、TSV硅通孔連接成為重要鍵合方式

　　具體的先進(jìn)封裝囊括倒裝、晶圓級封裝、POP/Sip/TSV，以及最新的極高密度扇出型等立體式封裝技術(shù)，其特征分述如下：

　　倒裝芯片技術(shù)（Flip Chip，F(xiàn)C）是一種管芯與封裝載體的電路互聯(lián)技術(shù)，是引線鍵合技術(shù)（Wire Bond，WB）和載帶自動鍵合技術(shù)（Tape Automated Bonding，TAB）發(fā)展后的更高級連接技術(shù)。

　　晶圓級封裝技術(shù)（Wafer Level Package，WLP）是在電子設(shè)備不斷追求小型化下，倒裝技術(shù)與SMT和BGA結(jié)合的產(chǎn)物，是一種經(jīng)過改進(jìn)和提高的CSP。WLP技術(shù)先在整片晶圓上同時對多顆芯片進(jìn)行封裝，最后切割成單個器件，并直接貼裝到基板或PCB上。

　　堆疊封裝（Package on Package，PoP） 屬于封裝外封裝，是指縱向排列的邏輯和儲存元器件的集成電路封裝形式，它采用兩個或兩個以上的BGA堆疊，一般情況下邏輯運算位于底部，儲存元器件位于上部，用焊球或者銅柱將兩個封裝結(jié)合。

　　硅通孔技術(shù)（TSV，Through-Silicon-Via）也是一種電路互聯(lián)技術(shù)，它通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，實現(xiàn)芯片之間互連。TSV是2.5D和3D封裝的技術(shù)之一。

　　系統(tǒng)級封裝技術(shù)（System in a Package，SiP） 是將多種功能芯片，包括處理器、存儲器等功能芯片集成在一個封裝內(nèi)，從而實現(xiàn)一個基本完整的功能。其與系統(tǒng)級芯片（System On a Chip，SoC）相對應(yīng)。

　　綜上所述，封裝技術(shù)包括DIP、SOP、QFP、PGA等傳統(tǒng)封裝和BGA（球柵陣列封裝）、CSP（芯片級封裝）、FC（倒裝芯片）、WLP、TSV、3D堆疊、SIP等先進(jìn)封裝。WLP（晶圓級封裝）、TSV（硅通孔技術(shù)）、SIP（系統(tǒng)級封裝）等封裝技術(shù)應(yīng)用越來越廣泛。

　　IDM和OSAT（Outsourced Semiconductor Assembly&Test，半導(dǎo)體封裝測試代工模式）是半導(dǎo)體封測產(chǎn)業(yè)的兩種主要模式。根據(jù)Gartner的數(shù)據(jù)，封測代工模式一直呈增長態(tài)勢，從2013年超過IDM模式之后漸入快行道，并將伴隨著半導(dǎo)體行業(yè)垂直分工趨勢，成為封測行業(yè)的主導(dǎo)模式。

　　摩爾定律漸現(xiàn)頹勢，IC成本持續(xù)上升，IC封裝逐漸成為產(chǎn)業(yè)延續(xù)摩爾時代的另一渠道。信息技術(shù)的高速發(fā)展和數(shù)字化轉(zhuǎn)型的加速普及，驅(qū)動了人工智能（AI）、機器學(xué)習(xí)（ML）、高性能計算（HPC）、數(shù)據(jù)中心、圖像傳感器等大量、多樣化的算力需求。

　　因此，能夠有效提高芯片內(nèi)IO密度和算力密度的異構(gòu)集成被視為先進(jìn)封測技術(shù)發(fā)展的新機遇。2D/3D TSV技術(shù)憑借其大封裝密度，小外形尺寸，并且大大改善芯片速度和低功耗的性能將大放異彩。

　　作為全球和國內(nèi)封測領(lǐng)域領(lǐng)導(dǎo)廠商的長電科技（600584）更進(jìn)一步。其最新的無硅通孔晶圓級極高密度封裝技術(shù)――XDFOI 全系列極高密度扇出型封裝相較于2.5D硅通孔（TSV）封裝技術(shù)，具備更高性能、更高可靠性以及更低成本等特性。

　　該解決方案在線寬或線距可達(dá)到2um的同時，可實現(xiàn)多層布線層。另外，由于采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內(nèi)存和無源器件。

　　長電科技的這項技術(shù)通過將不同的功能器件整合在系統(tǒng)封裝內(nèi)，大大降低系統(tǒng)成本，縮小封裝尺寸，具有廣泛的應(yīng)用場景，可為在集成度和算力方面有較高要求的FPGA、CPU、GPU、AI和5G網(wǎng)絡(luò)芯片等，提供小芯片（Chiplet）和異質(zhì)封裝（HiP）的系統(tǒng)封裝解決方案。

　　目前，異構(gòu)集成等微系統(tǒng)集成方案已成為半導(dǎo)體技術(shù)的新方向。相對應(yīng)的，封測技術(shù)也將向以“密度”和“互連”為特征的“芯片成品制造”的趨勢發(fā)展。未來將是封裝技術(shù)在集成電路成品制造中大放光彩的時代。

　　end

　　長電科技（JCET Group）是全球領(lǐng)先的集成電路制造和技術(shù)服務(wù)提供商，提供全方位的芯片成品制造一站式服務(wù)，包括集成電路的系統(tǒng)集成封裝設(shè)計、技術(shù)開發(fā)、產(chǎn)品認(rèn)證、晶圓中測、晶圓級中道封裝測試、系統(tǒng)級封裝測試、芯片成品測試并可向世界各地的半導(dǎo)體供應(yīng)商提供直運。產(chǎn)品和技術(shù)涵蓋了主流集成電路應(yīng)用，包括網(wǎng)絡(luò)通訊、移動終端、高性能計算、車載電子、大數(shù)據(jù)存儲、人工智能與物聯(lián)網(wǎng)、工業(yè)智造等領(lǐng)域。